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一個死磕FPGA 9年的大齡工程師的肺腑之言
發布時間:2019-07-29 閱讀量:9668 應用領域:其他 來源:搜狐網 作者:

我做FPGA開發9年多了,算是一個大齡工程師了。期間接觸過一些項目管理和技術支持之類的工作,不知道為什么,脫離研發做這些工作我總覺得不踏實,也許天生就適合死磕技術。就是不知道繼續這么死磕下去會怎么樣,曾經也很迷茫,生怕隨著年齡的增長,精力比不上年輕人,加班熬夜啥的心有余而力不足,會被逐漸淘汰。迷茫啥的就不細談了,好在我也想了很多,逐漸想明白了很多,開博第一篇,我一定要給做FPGA的兄弟姐妹打打氣。


我現在最慶幸的事情就是從進入職場到現在一直是FPGA開發,我感覺,做FPGA開發這行經驗是很重要的,入門簡單,想提升會越來越難。做FPGA開發不只是會寫寫verilog和VHDL代碼這么簡單,我記得剛學習verilog的時候,光是要搞明白哪些語句可以綜合,哪些語句不可以綜合,就花費了很長時間。硬件開發語言是要映射成數字邏輯電路的,隨著做FPGA的時間長了,寫代碼的時候腦子里都是0/1的翻轉,會逐漸映射出一個個與非門、觸發器、存儲器,以及他們之間的連線,并且時時刻刻考慮怎樣設計才能保證面積最小或者延遲最低。功能做對了還要考慮時序的優化,就算你功能設計的再完美,代碼寫的再簡潔,設計的時候沒有考慮時序,一切都是花架子、空擺設。


一個成熟的FPGA不僅是熟悉FPGA就好,最基本的接口協議就能羅列一大堆,夠你啃很久了,不懂接口協議FPGA就是孤家寡人,沒有數據的交互,什么都干不了。如果要用FPGA做算法,還需要學習更高級的語言做仿真和驗證,更重要的是要把算法映射到FPGA的硬件資源或者外設,并基于速度、面積和功能做平衡,做優化。還是挺有挑戰呢。


FPGA是介于軟硬件之間的一朵奇葩。你用它做接口、做通信,它就偏向硬件;你用它做算法、做控制,它就偏向軟件。而且隨著人工智能、機器視覺的崛起,FPGA更加偏向軟件算法的異構,有和GPU一爭高下的潛力。想想都有些小激動呢。。。


所以,正在做和準備做FPGA的兄弟姐妹們,我們已經在路上了,也許你面前溝溝坎坎很難走,甚至有一堵墻遮光蔽日,請你相信前途是光明的,憑著死磕的精神繼續走下去,每天都會有收獲。


看了以上這位FPGA高手的肺腑之言,你是不是也摩拳擦掌,躍躍欲試了!不過,要進入FGPA領域,或繼續提高自己的設計水平,還的先規劃一下適合自己的學習進階之路,看看過來人的經驗總結。


FPGA入門之道


對于新手學習FPGA設計,要從基礎開始做,基礎牢,才有成為高手的可能。


對于初學者,有以下幾步是必須要走的:


第一步:學習了解FPGA結構,FPGA到底是什么東西,芯片里面有什么,不要開始就拿個開發板照著別人的東西去編程。很多開發板的程序寫的很爛,我也做過一段時間的開發板設計,我覺得很大程度上,開發板在誤人子弟。不過原廠提供的正品開發板,代碼很優秀的,可以借鑒。只有了解了FPGA內部的結構才能明白為什么寫Verilog和寫C整體思路是不一樣的。


第二步:掌握FPGA設計的流程。了解每一步在做什么,為什么要那么做。很多人都是不就是那幾步嗎,有什么奇怪的?呵呵,我想至少有一半以上的人不知道synthesize和traslate的區別吧。


了解了FPGA的結構和設計流程才有可能知道怎么去優化設計,提高速度,減少資源,不要急躁,不要去在為選擇什么語言和選擇哪個公司的芯片上下功夫。語言只是一個表達的方式,重要的是你的思維,沒有一個好的指導思想,語言用得再好,不過是個懂語言的人。


第三步:開始學習代碼了。我建議要學代碼的人都去Altera或Xilinx的網站上下原廠工程師的代碼學習。不要一開始就走入誤區。


第四步:template很重要。能不能高效利用fpga資源,一是了解fpga結構,二是了解欲實現的邏輯功能和基本機構,三是使用正確的模板。FPGA內部器件種類相對較單一,用好模板,你的邏輯才能被高效的綜合成FPGA擅長表達的結構:)


做fpga主要是要有電路的思想,作為初學者,往往對器件可能不是熟悉,那么應該對于數字電路的知識很熟悉吧,fpga中是由觸發器和查找表以及互聯線等基本結構組成的,其實在我們在代碼里面能夠看到的就是與非門以及觸發器,不要把verilog和c語言等同起來,根本就是不同的東西,沒有什么可比性,在寫一句程序的時候應該想到出來的是一個什么樣的電路,計數器,選擇器 ,三態門等等,理解時序,邏輯是一拍一拍的東西,在設計初期想的不是很清楚的時候可以畫畫時序圖,這樣思路會更加的清晰,還有就是仿真很重要,不要寫完程序就去往fpga中去加載,首先要仿真,尤其是對比較大型一點的程序,想像自己是在做asic,是沒有二次機會的,所以一定要把仿真做好,還有很多新手對于語言的學習不知道選vhdl好還是verilog好,個人偏好verilog,當然不是說vhdl不好,反正寫出來的都是電路,那當然就不要在語言的語法上面花太多的功夫了,verilog 言簡意賅assign always case if else 掌握這些幾乎可以寫出90%的電路了,上面是我的一些愚見,希望對大家有所幫助。


FPGA設計者需修煉的5項基本功


成為一名說得過去的FPGA設計者,需要練好5項基本功:仿真、綜合、時序分析、調試、驗證。


對于FPGA設計者來說,練好這5項基本功,與用好相應的EDA工具是同一過程,對應關系如下:

1. 仿真:Modelsim, Quartus II(Simulator Tool) riple

2. 綜合:Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

3. 時序:Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

4. 調試:Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

5. 驗證:Modelsim, Quartus II(Test Bench Template Writer)


掌握HDL語言雖然不是FPGA設計的全部,但是HDL語言對FPGA設計的影響貫穿于整個FPGA設計流程中,與FPGA設計的5項基本功是相輔相成的。


對于FPGA設計者來說,用好“HDL語言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼。


練好仿真、綜合、時序分析這3項基本功,對于學習“HDL語言的可綜合子集”有如下幫助:

1. 通過仿真,可以觀察HDL語言在FPGA中的邏輯行為。

2. 通過綜合,可以觀察HDL語言在FPGA中的物理實現形式。

3. 通過時序分析,可以分析HDL語言在FPGA中的物理實現特性。


對于FPGA設計者來說,用好“HDL語言的驗證子集”,可以完成FPGA設計另外50%的工作——調試驗證。

1. 搭建驗證環境,通過仿真的手段可以檢驗FPGA設計的正確性。 riple

2. 全面的仿真驗證可以減少FPGA硬件調試的工作量。

3. 把硬件調試與仿真驗證方法結合起來,用調試解決仿真未驗證的問題,用仿真保證已經解決的問題不在調試中再現,可以建立一個回歸驗證流程,有助于FPGA設計項目的維護。


FPGA設計者的這5項基本功不是孤立的,必須結合使用,才能完成一個完整的FPGA設計流程。反過來說,通過完成一個完整的設計流程,才能最有效地練習這5項基本功。對這5項基本功有了初步認識,就可以逐個深入學習一些,然后把學到的知識再次用于完整的設計流程。如此反復,就可以逐步提高設計水平。采用這樣的循序漸進、螺旋式上升的方法,只要通過培訓入了門,就可以自學自練,自我提高。


市面上出售的有關FPGA設計的書籍為了保證結構的完整性,對FPGA設計的每一個方面分開介紹,每一方面雖然深入,但是由于缺少其他相關方面的支持,讀者很難付諸實踐,只有通讀完全書才能對FPGA設計獲得一個整體的認識。這樣的書籍,作為工程培訓指導書不行,可以作為某一個方面進階的參考書。如何使用現有的書籍進行自學,這是后話。


對于新入職的員工來說,他們往往對FPGA的整體設計流程有了初步認識,5項基本功的某幾個方面可能很扎實。但是由于某個或某幾個方面能力的欠缺,限制了他們獨自完成整個設計流程的能力。入職培訓的目的就是幫助他們掌握整體設計流程,培養自我獲取信息的能力,通過幾個設計流程來回的訓練,形成自我促進、自我發展的良性循環。在這一過程中,隨著對工作涉及的知識的廣度和深度的認識逐步清晰,新員工的自信心也會逐步增強,對個人的發展方向也會逐步明確,才能積極主動地參與到工程項目中來。


初學者常見的一些問題


1. 為什么不推薦學習MicroBlaze等軟核?


性價比不高,一般的軟核性能大概跟Cortex M3或M4差不多,用FPGA那么貴的東西去做一個性能一般的CPU,在工程上是非常不劃算的。不如另外加一塊M3。

  

加上軟核,可能會影響到其它的邏輯的功能。這是在資源并不十分充足的情況下,再加上軟核,導致布局布線變得相當困難。軟核不開源,出現Bug的時候,不容易調試。工程上很少使用,極有可能派不上用場。

  

2. 為什么不推薦0基礎學習ZYNQ或SOC?


入門應該學習盡量簡單的東西,要么專心學習ARM,要么專心學習FPGA。這樣更容易有成就感,增強信心。

  

ZYNQ和SOC的應用領域并不廣,還有很多人沒聽過這種東西,導致求職的不利。開發工具編譯時間長,浪費較多時間。絕大多數工作,都只是負責一方面,也就是說另一方面,很有可能派不上用場。

  

3. 為什么已經存在那么多IP核,仍需寫HDL?


問這種問題的,一般是學生,他們沒有做過產品,沒有遇到過工程上的問題。IP核并非萬能,不能滿足所有需求。盡量少用閉源IP核,一旦出問題,這種黑匣子很可能讓產品難產。


深入理解底一層次,可以更好地使用高一層次。該法則可以適用于所有編程語言。


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